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ASIC

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[HDL] Test Bench 작성가이드 in Verilog 이것저것, 책도 인터넷도 뒤져봐도 기본이 중요 첨부된 자료정도면 기본 이해 뿐 아니라 왠만한 건 그냥 해결 가능 카운터 테스트를 예제로 해서 자세히 설명되어 있음. 반드시 숙지한 후 작업에 적용하기 원본 소스 : http://people.ece.cornell.edu/land/courses/ece5760/Verilog/LatticeTestbenchPrimer.pdf 꼴랑 10페이지니깐, 다 외울 수도 있겠다. 모듈 인스턴스 정의하고, 맵핑하고, 클럭 정의해서 기본으로 주는 부분. 추가로 디버깅을 위해 출력하는 예제 부분만 살짝 캡처 초초 기본이니깐 너무 큰 기대는 말고, 다들 짜요~~
(2018)[IDEC 연구원 교육] Cell-Based 설계 Flow 교육 (2018)[IDEC 연구원 교육] Cell-Based 설계 Flow 교육 그리고, IDEC 의 강의 리스트에도 이 자료의 소개가 있다. (2018)[IDEC 연구원교육] Cell-based flow 교육 - http://www.idec.or.kr/vod/apply/view/?&no=144 [강좌 개요] - 디지털 칩 설계 전체 과정 중, 본 과정은 Front – End 과정을 다루는데 초심자의 눈높이에 맞추어 이론과 실습을 진행함. 기존의 Front-End 강좌에 Verdi Verification과정을 추가하여 새롭게 업데이트 했습니다 - IC Compiler 를 이용한 Layout 방법을 소개하고 Back-end 과정 진행 시 주의 사항에 대해서 학습할 수 있도록 합니다. [사전지식] 디지털 논리회로..
Xilinx 제품군 선택은 어떻게 Xilinx 제품군 선택은 어떻게?? 너무 많이 있고 고르기 힘들다. 무조건 EVB 많고 레퍼런스 많은 것을 써야 한다. 대새를 따라야지..무튼, Xilinx 홈에 있는 Selection guide 를 저장해 둔다. 7 Series Product Tables and Product Selection Guide Spartan-7, Artix-7, Kintex-7, Virtex-7 등 7 시리즈들의 간단한 특징과 선택가이드가 나와 있다.ㅋㅋ 왼쪽에서 오른쪽으로 갈 수록 가격이 비싼 순서인듯~~비싼게 좋은 거여!! Zynq-7000 AP SoC Family Product Tables and Product Selection Guide 오호 요건 ARM Cortex-A9 이 내부에 떡 박혀있는 FPGA 시리즈PL(..
반도체 패키징 공정 반도체 패키징 공정을 대략적으로 살펴보면 다음과 같다. ① Back Grinding 공정 : 전공정에서 가공된 웨이퍼의 후면을 얇게 갈아내는 공정 ② Sawing(Dicing) 공정 : 웨이퍼를 개별 단위(net die)로 잘라내는 공정 ③ Die Attaching 공정 : 회로기판(substrate)에 칩을 붙여 고정하는 공정 ④ Wire Bonding : Gold Wire로 칩을 전기적으로 연결하는 공정 ⑤ Molding : EMC 물질로 칩이 실장된 기판을 감싸는 공정 ⑥ Marking : 레이저로 개별 제품에 제품 정보를 새기는 공정 ⑦ Solder Ball Mount : 회로기판에 솔더 볼을 붙여 아웃단자를 만드는 공정 ⑧ PKG Sawing : 모듈/보드/카드에 실장하도록 개별 반도체로 잘라내..
Free Cortex-M processors for Xilinx FPGAs Free Cortex-M processors for Xilinx FPGAs 블로그 기사 제목은 바로"Arm expands design possibilities with free Cortex-M processors for Xilinx FPGAs"https://www.arm.com/company/news/2018/10/arm-expands-design-possibilities-with-free-cortex-m-processors-for-xilinx-fpgas FPGA 시장이 점점 커질 것을 예상하고, arm에서 선제적으로 FPGA용 CortexM 시리즈를 무료로 배포한다.장점이야 링크 글에 있는 내용을 가져오면 머 당연한 말들이 적혀있다.Cortex-M1 이 원래 FPGA용 코어로 제공되고 있는 것으로 알고..
Timing sign-off corner Timing sign-off cornerLet us say, each minima/maxima in cell characteristics as ‘PVT corner’ and net characteristics as ‘extraction corner’. Each combination of PVT extraction corners is referred to as a ‘timing corner’ as it represents a point where timing will be extreme. http://vlsiuniverse.blogspot.kr/2014/01/timing-corners-dimensions-in-timing.html
ASIC, SoC, 반도체, 설계 관련 글 모음 ASIC, SoC, 반도체, 설계 관련 글 모음 여러군데, 혹은 여기에 단편적으로 적어두다 보니 목차같은 페이지가 없다.좀 정리가 안되더라도 한 페이지에 모아서 저장해 두면 좋겠다 생각하던 차에Github pages 를 이용하여 jekyll 블로그를 하나 만들어서 해당 페이지를 만들어 두었다.업데이트 열심히 해야지 ASIC, SoC, 반도체, 설계 관련 글 모음 (http://devbj.com/asic/) ASICASIC Design Tutorials - 위키사이트, 전체흐름을 살펴보자. 설계, FPGA, 검증.HDL설계에 사용되는 hdl 언어(VHDL, Verilog, SystemVerilog, …) 관련 자료를 모아두자.Veriloghttp://www.testbench.in/ - 테스트 벤치, Sys..
PV - Physical verification / DRC, LVS, ERC, DFM PV - Physical verification / DRC, LVS, ERC, DFM개발 보단 검증의 시대.검증이라는 것은 끝이 없는 터.. 어느 정도 기준을 세워서 그만 할 수 있어야 하는 용기가 필요..참고: https://www.synopsys.com/news/pubs/compiler/artlead_design-sep05.html?cmp=NLC-compiler&Link=Sep05_Issue_Art1무튼..용어들을 살펴보자.DRC - Design Rule Check기본적으로 파운드리가 제공하는 룰이 있다. 그 룰에 위배 되는지 아닌지 판단하면 된다.Consists of dimensional rules (width/spacing/coverage landing) for metals, diffusion, ..