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IT/ASIC | FPGA

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Pod 파일 주세요 - 신뢰성 시험 Pod 파일 주세요 - 신뢰성 시험 칩 신뢰성 테스트를 진행하기 위해 첫번째.업체에 연락하고 견적서를 받으려 하는데, 그쪽에서 Pin description이랑 Pod 파일을 달라고 하네. ^^대충은 패키지 관련 내용이거니 알아듣고 구글링.. Package outline drawing 의 약자이다.다른 상상을 했다면 공부하자. 대략 아래 그림과 같이 생긴 파일을 찾아서 전달해 주면 된다. 아는게 힘~~
[반도체] ESD Test - HBM,MM,CDM 자료 모음 ESD Test - HBM,MM,CDM 관련 자료 모음 국내의 유명한 Faliunx 포럼의 글 중에.. (원본글 : ESD 정전기에 의한 반도체 불량) 하나-HBM (Human Body Model) 인체에 대전된 정전기 방전 수천 ~ 수만V 까지 대전된 작업자가 부품에 접촉하는 경우 정전기가 순간적으로 방전되어 수 KW의 전력이 흐르면서 부품을 파괴하게 됨 두울-CDM (Charged Device Model) 부품에 대전된 정전기 방전 부품의 운반, 보관, 취급 등의 과정에서 접촉성 대전이 이루어져 부품이 정전압을 유지하고 있다가 접지에 접촉되어 순간적으로 방전을 일으켜 파괴하게 됨. 세엣-FIM (Field Induced Model) 정전기장에 대전된 부품의 방전 전,자기장에 노출된 부품에서 IC 내부..
Simulating verilog VHDL using Synopsys VCS - 칩 설계 검증 툴 Synopsys VCS 사용 - HDL compile & simulation, 칩 설계 검증 아래 2가지 원본 글을 가지고 아래와 같이 간단한 tutorial을 만들어 보았다. 한글이 곳곳에 보이도록 했다. 그래도 원본을 감상하시는 예의를 갖추도록.정리는 하고 있는 중인데, 자료는 쓸만해서 그냥 올리니 대충 이해해 주시길. (via http://www.vlsiip.com/vcs/)(via http://salinasv.blogspot.kr/2011/05/simulating-mixed-language-hdl-using-vcs.html) VCS에 관한 간단한 사용법 소개. VCS is 3 step process 3단계로 구성된다.Compile/Analysis1차 간단한 문법 분석, vhdlan/vlogan 명..