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IT/ASIC | FPGA

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[기초] What is Tape out? What is Tape-out ? 반도체 설계를 하다보면, Tape out 이라는 용어를 접하게 된다. 머 쉽게. 최종 결과물을 공장으로 내보내는 것을 말한다고 보면 된다. 이후에는 마스크를 실제 제작하게 되므로, 수정이 필요한 경우에 많은 비용을 감수해야 한다. 고로, Tape-out 이전에 꼭 잘 검증해야 한다는 것.. 어디선가는 PG 라고도 하는데 이는 Pattern Generation 의 약자로 같은 의미로 보면 된다. 근데 왜 tape out 인가? from : http://egloos.zum.com/analogwise/v/951048 이제, 설계한 제품을 마치고 공장으로 보내는 과정이 tape out이다. 일전에는 정말도 tape를 들고 뛰었다. 학교에서 공부할 때의 초창기에는 reel tap..
Shmoo Plot, Shmoo Hole 에 대한 간단한 설명 Shmoo Plot, Shmoo Hole 에 대한 간단한 설명 반도체 칩 테스트 관련해서 이런 용어들이 많이 등장한다. 보통은 구글링을 하면 한글을 보기 힘든데 친절하게 정리해 두신 분이 그냥 링크를 거는 것이 나을 듯 하다. Shmoo Plot에 대한 간단한 설명 shmoo plot을 그리는 방법에 대해서 먼저 설명을 해 보겠습니다. shmoo plot은 생산된 반도체 칩이 여러가지 조건의 조합(보통은 전압과 동작속도일 경우가 많습니다.)에서 정상동작을 하는지 여부를 측정한 결과를 모아서 2차원의 그래프로 보여주는 것입니다. 윗 그림에서 가로축이 동작속도, 세로축이 전압이라고 가정하면 얻어진 shmoo plot은 각 칸의 위치에 해당하는 전압과 동작속도 조합에서 특정한 test vector의실행 결과를..
Flipchip vs wire bond Flipchip vs wire bond 무조건 모든 칩들을 하나의 실리콘 다이로 올릴 수는 없다. Fab 특성, 공정에 따라 어쩔 수 없이 Die 가 나누어 질 수 밖에 없는 경우가 있다.이 경우, SiP를 해야 하는데 일단 대표적으로 2개의 방법을 알고 싶어 조사.머 어렵게 말고 그림 하나로 해결.. 그림출처 : http://images.slideplayer.com/18/5765728/slides/slide_35.jpg 이상 자세한 내용은 시간 있을 때 따로 정리..
반도체 공정 쉽게 알기 - 삼성반도체이야기 링크 반도체 공정을 아주 쉽게 잘 설명해 둔 링크 반도체 공정 이해하기 from 삼성반도체이야기 블로그반도체 8대 공정 1탄. 반도체 집적회로의 핵심재료, 웨이퍼란 무엇일까요? 반도체 8대 공정 2탄. 웨이퍼 표면을 보호하는 산화공정(Oxidation) 반도체 8대 공정 3탄. 전자산업의 혁명, 집적회로(IC, Integrated Circuit) 반도체 8대 공정 4탄. 웨이퍼에 한 폭의 세밀화를 그려 넣는 포토공정(Photo) 반도체 8대 공정 5탄. 특정 회로패턴을 구현하는 식각공정(Etching) 반도체 8대 공정 6탄. 반도체가 원하는 전기적 특성을 갖게 하려면? 반도체 8대 공정 7탄. 전기를 통하게 하는 마지막 작업, 금속 배선 공정 반도체 8대 공정 8탄. 합격으로 가는 첫 번째 관문 EDS(El..
edge detect pulse - 트리거된 이벤트를 알아내 한 클럭 pulse 만들기 머 제목부터 어렵다.정하기가..국어가... 왜 - 시나리오어떤 신호가 '1' 인 상태로 여러 클럭에 걸쳐져 있다.그런데 나는 '0' 에서 '1'로 올라간 이벤트를 알려주는 것처럼 한 번의 사건에 한 클럭만큼의 이벤트 펄스를 만들기를 원한다.해결은 그림으로이렇게 하면 된다. 즉 그림의 OUT 신호를 보고 사용하면 해결~~그림은 남이 그린 것이므로 원본글의 위치를 알려드립니다.보시고 HDL 코드도 필요하다고 생각하시면 해당글에 가셔서 꼭 읽어보세요. http://www.boldport.com/blog/2015/4/3/edge-detect-ad-nauseam 즐~~
CDC(Clock Domain Crossing) 설계시 반드시 들어가는 synchronizer 이전글에 이어 하나더, ASIC 설계시에 가장 중요한,실제 합성 후의 이상한 현상이 발생하는 경우 가장 많이 의심하는 이부분 CDC 설계에서 기본적인 것이라 볼 수 있다.그림으로 설명이 가능하다.물론 원본글은 아래 글에 방문하여 전체를 읽어 보는 것이 좋다. https://electronicsnews.com.au/best-design-practices-for-high-capacity-fpga-devices/ 무작정 다른 클럭의 시그널을 보고 사용하는 경우 Meta 상태의 값을 레퍼런스 할 수 있으므로이후 동작을 보장할 수 없다. 경우에 따라 다른 상황이 발생할 수도 있고, 잘 동작할 수도 있다. 운좋게.. 무튼, 그래서 무조건 F/F 2개 정도를 clock domain 사이에 넣어주는 것이 일반적인 기법..
Recommended reset synchronization scheme 설계시 참고할 내용이 정말 많은 필수 페이지 일단 그중에서 필요한 내용은 바로 이것.원본글은 여기다. https://electronicsnews.com.au/best-design-practices-for-high-capacity-fpga-devices/ 이 그림이 뜻하는 바는 알고 가자. 리셋상태로 가는 것은 언제든지 async 한 조건으로 가고리셋에서 풀리는 경우에는 내부 시스템 클럭에 맞추어서 풀리도록 한다.여러 F/F 동작에 안정성을 부여할 수 있다. 즐
Design compiler 관련 글 - Synopsys 합성 툴 Design compiler 관련 글 - Synopsys 합성 툴여기 저기 참 많이 있겠지만, 몇몇개 찾아서 본 자료들만 링크라도 모아 RTL 합성에 관련된 기본적인 내용이 잘 정리되어 있다. 아래 2개의 글만 숙지해도 문제가 없을 듯.Synthesis ABCs Part 1 - http://docslide.us/documents/syn-abc-part1.htmlSynthesis ABCs Part 2 - http://docslide.us/documents/syn-abc-part2.html그리고, 어렵게 찾아두는 한글 자료들. 열심히 하신 분들이 많이 계시네요. Design Compiler 정리 (http://blog.naver.com/PostList.nhn?blogId=beahey&from=postList..