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2018/10

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Network 엔지니어 기초 이론 교육 자료집 Network 엔지니어 기초 이론 교육 자료집 공력이 느껴지는 아주 좋은 자료. 오래되었지만 기술의 원리는 원래 오래된 것이므로 더 공부하기 좋은 자료다. https://www.netmanias.com/ko/?m=view&id=techdocs&no=5106 Netmanias.2010.02.10 training material_for_network_engineer from netmanias-ko
반도체 패키징 공정 반도체 패키징 공정을 대략적으로 살펴보면 다음과 같다. ① Back Grinding 공정 : 전공정에서 가공된 웨이퍼의 후면을 얇게 갈아내는 공정 ② Sawing(Dicing) 공정 : 웨이퍼를 개별 단위(net die)로 잘라내는 공정 ③ Die Attaching 공정 : 회로기판(substrate)에 칩을 붙여 고정하는 공정 ④ Wire Bonding : Gold Wire로 칩을 전기적으로 연결하는 공정 ⑤ Molding : EMC 물질로 칩이 실장된 기판을 감싸는 공정 ⑥ Marking : 레이저로 개별 제품에 제품 정보를 새기는 공정 ⑦ Solder Ball Mount : 회로기판에 솔더 볼을 붙여 아웃단자를 만드는 공정 ⑧ PKG Sawing : 모듈/보드/카드에 실장하도록 개별 반도체로 잘라내..
반도체 전시회 - SEDEX Korea 2018 SEDEX Korea 2018간단한 전시회 참관후기 입니다. 맨 하단부에 Faraday 솔루션을 보기위해 참관했으나 거의 1/2 이상의 솔루션들이 공장자동화/산업용 필드버스 제품들이 놓여 있어 같이 살펴보고 왔습니다.RS Automation의 산업용 I/O 모듈로 EtherCAT 기반의 I/O 모듈 제품으로 국내 생산 제품입니다.하지만, 전체 제품을 자체 개발한 것은 아니고, 아래 그림의 Master Card 시리즈인 EtherCAT Controller 의 경우, NetX 솔루션을 그대로 도입해서 제품화된 것 같네요.BANNER 라는 독일 업체의 솔루션입니다.사진에서 보는 바와 같이 다양한 필드버스를 동시에 지원하고 있습니다.PROFI-NET, Modbus, Ethernet/IP, CANopen, Eth..
쿠버네티스에 대한 설명과, 마이크로서비스에 대한 설명 쿠버네티스에 대한 설명과, 마이크로서비스에 대한 설명 https://unsplash.com/photos/lfgsLxX17QA
tcp 소켓 프로그램 - 비정상 연결 종료시 tcp 소켓 프로그램 - 비정상 연결 종료시남은 데이터 처리 때문에 아래 자료에서 설명하는 소켓 옵션들을 고려해야 한다. TCP_LINGER option스샷으로 확인하세요. 자세한 글은 아래 링크에 가면 볼 수 있습니다.https://www.slideshare.net/namhyeonuk90/tcp-ip-io-model/17
Free Cortex-M processors for Xilinx FPGAs Free Cortex-M processors for Xilinx FPGAs 블로그 기사 제목은 바로"Arm expands design possibilities with free Cortex-M processors for Xilinx FPGAs"https://www.arm.com/company/news/2018/10/arm-expands-design-possibilities-with-free-cortex-m-processors-for-xilinx-fpgas FPGA 시장이 점점 커질 것을 예상하고, arm에서 선제적으로 FPGA용 CortexM 시리즈를 무료로 배포한다.장점이야 링크 글에 있는 내용을 가져오면 머 당연한 말들이 적혀있다.Cortex-M1 이 원래 FPGA용 코어로 제공되고 있는 것으로 알고..
Triple-Speed Ethernet Intel® FPGA IP Core Triple-Speed Ethernet Intel® FPGA IP CoreThe Triple-Speed Ethernet Intel® FPGA IP core consists of a 10/100/1000 Mbps Ethernet media access control (MAC) and physical coding sublayer (PCS) intellectual property (IP). This IP function enables Intel FPGAs to interface to an external Ethernet PHY device, which interfaces to the Ethernet network.https://www.intel.com/content/www/us/en/programmable/p..