본문 바로가기

IT/ASIC | FPGA

CDC(Clock Domain Crossing) 설계시 반드시 들어가는 synchronizer

이전글에 이어 하나더,


ASIC 설계시에 가장 중요한,

실제 합성 후의 이상한 현상이 발생하는 경우 가장 많이 의심하는 이부분


CDC 설계에서 기본적인 것이라 볼 수 있다.

그림으로 설명이 가능하다.

물론 원본글은 아래 글에 방문하여 전체를 읽어 보는 것이 좋다.


https://electronicsnews.com.au/best-design-practices-for-high-capacity-fpga-devices/



무작정 다른 클럭의 시그널을 보고 사용하는 경우 Meta 상태의 값을 레퍼런스 할 수 있으므로

이후 동작을 보장할 수 없다. 경우에 따라 다른 상황이 발생할 수도 있고, 잘 동작할 수도 있다. 운좋게..


무튼, 그래서 무조건 F/F 2개 정도를 clock domain 사이에 넣어주는 것이 일반적인 기법..

참고로, 3개 이상의 F/F을 삽입하는 경우도 있다고 한다..


잘 몰라도 지켜서 쓰면 문제없음. 이상 즐~~