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IT/ASIC | FPGA

ASIC, SoC, 반도체, 설계 관련 글 모음

ASIC, SoC, 반도체, 설계 관련 글 모음


여러군데, 혹은 여기에 단편적으로 적어두다 보니 목차같은 페이지가 없다.

좀 정리가 안되더라도 한 페이지에 모아서 저장해 두면 좋겠다 생각하던 차에

Github pages 를 이용하여 jekyll 블로그를 하나 만들어서 해당 페이지를 만들어 두었다.

업데이트 열심히 해야지



ASIC

HDL

설계에 사용되는 hdl 언어(VHDL, Verilog, SystemVerilog, …) 관련 자료를 모아두자.

Verilog

VHDL

Etc

  • none

EDA Tool (Synopsys, Cadence)

Synopsys Design Compier

Synopsys VCS

반도체 일반


짤방 from https://pixabay.com/photo-1274699/